一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位？（）

?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?

在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。

?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）

?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）