單項(xiàng)選擇題下面哪個(gè)是可以用verilog語(yǔ)言進(jìn)行描述，而不能用VHDL語(yǔ)言進(jìn)行描述的級(jí)別？（）
A.開(kāi)關(guān)級(jí)
B.門(mén)電路級(jí)
C.體系結(jié)構(gòu)級(jí)
D.寄存器傳輸級(jí)
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2.問(wèn)答題用Veriog描述帶清零端的4位寄存器。
3.問(wèn)答題
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
6.問(wèn)答題
半加器的程序如下，補(bǔ)全程序。
8.問(wèn)答題
補(bǔ)充完整下面D觸發(fā)器的程序代碼。
9.問(wèn)答題設(shè)計(jì)一個(gè)8‐3編碼器。
10.問(wèn)答題設(shè)計(jì)一個(gè)有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級(jí)為清零>裝載>使能。
最新試題
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線(xiàn)信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。
題型：?jiǎn)柎痤}
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫(xiě)Verilog代碼。
題型：?jiǎn)柎痤}
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
半加器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：?jiǎn)柎痤}
下面是一個(gè)三態(tài)門(mén)的程序，其中使能端為en，低電平時(shí)，三態(tài)門(mén)屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}