單項選擇題元件實例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
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1.單項選擇題Verilog連線類型的驅(qū)動強度說明被省略時，則默認的輸出驅(qū)動強度為（）
A.supply
B.strong
C.pull
D.weak
2.單項選擇題下列哪些Verilog的基本門級元件是多輸出（）
A.nand
B.nor
C.and
D.not
3.單項選擇題在verilog中，下列語句哪個不是分支語句？（）
A.if-else
B.case
C.casez
D.repeat
4.單項選擇題下面哪個是可以用verilog語言進行描述，而不能用VHDL語言進行描述的級別？（）
A.開關級
B.門電路級
C.體系結(jié)構(gòu)級
D.寄存器傳輸級
最新試題
觸發(fā)器設計程序如下，補全程序。
題型：問答題
設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。
題型：問答題
編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。
題型：問答題
設計一個觸發(fā)器。
題型：問答題
設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。
題型：問答題
利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。
題型：問答題
設計一個四位全加器。
題型：問答題
利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。
題型：問答題
8-3編碼器的真值表如下表所示，完成整個程序的編寫。
題型：問答題
編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：問答題