單項(xiàng)選擇題在verilog語(yǔ)言中，a=4b’1011，那么&a=（）
A.4b’1011
B.4b’1111
C.1b’1
D.1b’0
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1.多項(xiàng)選擇題根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）
A.模塊級(jí)
B.門級(jí)
C.開(kāi)關(guān)級(jí)
D.寄存器級(jí)
2.單項(xiàng)選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
3.單項(xiàng)選擇題元件實(shí)例語(yǔ)句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
4.單項(xiàng)選擇題Verilog連線類型的驅(qū)動(dòng)強(qiáng)度說(shuō)明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）
A.supply
B.strong
C.pull
D.weak
5.單項(xiàng)選擇題下列哪些Verilog的基本門級(jí)元件是多輸出（）
A.nand
B.nor
C.and
D.not
最新試題
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)3‐8譯碼器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
編寫一個(gè)2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
題型：?jiǎn)柎痤}