單項選擇題在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實際意義上是相同的。
A.8
B.16
C.32
D.64
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1.單項選擇題在verilog語言中，a=4b’1011，那么&a=（）
A.4b’1011
B.4b’1111
C.1b’1
D.1b’0
2.多項選擇題根據(jù)調用子模塊的不同抽象級別，模塊的結構描述可以分為（）
A.模塊級
B.門級
C.開關級
D.寄存器級
3.單項選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
4.單項選擇題元件實例語句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
5.單項選擇題Verilog連線類型的驅動強度說明被省略時，則默認的輸出驅動強度為（）
A.supply
B.strong
C.pull
D.weak
最新試題
設計一個8位計數(shù)器。
題型：問答題
利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。
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設計一個順序脈沖。
題型：問答題
利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。
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編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
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設計一個4位計數(shù)器。
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四位全加器程序如下，補全程序。
題型：問答題
編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。
題型：問答題
設計一個同步清零D觸發(fā)器。
題型：問答題
設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。
題型：問答題