問答題
根據(jù)下面的程序，畫出產(chǎn)生的信號(hào)波形。
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3.單項(xiàng)選擇題在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。
A.8
B.16
C.32
D.64
4.單項(xiàng)選擇題在verilog語言中，a=4b’1011，那么&a=（）
A.4b’1011
B.4b’1111
C.1b’1
D.1b’0
5.多項(xiàng)選擇題根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）
A.模塊級(jí)
B.門級(jí)
C.開關(guān)級(jí)
D.寄存器級(jí)
最新試題
半加器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)順序脈沖。
題型：?jiǎn)柎痤}
編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。
題型：?jiǎn)柎痤}
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)3‐8譯碼器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。
題型：?jiǎn)柎痤}
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}
使用case語句實(shí)現(xiàn)四選一多路選擇器。
題型：?jiǎn)柎痤}