如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

使用verilog設計一個七段數(shù)碼管譯碼器。

觸發(fā)器設計程序如下，補全程序。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

利用Verilog代碼設計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進位cin.輸出信號：和數(shù)s[3：0]；進位co。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。