使用Verilog語言設(shè)計一個脈沖發(fā)生器。

半加器的程序如下，補全程序。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計一個異步清零D觸發(fā)器。

設(shè)計一個順序脈沖。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

四位全加器程序如下，補全程序。

利用verilog語言設(shè)計一個1/2分頻器。

設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

設(shè)計一個3‐8譯碼器。