子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（）。
①流水線設(shè)計
②資源共享
③邏輯優(yōu)化
④串行化
⑤寄存器配平
⑥關(guān)鍵路徑法
A.①③⑤
B.②③④
C.②⑤⑥
D.①④⑥
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基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。
①功能仿真
②時序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
A.FPGA全稱為復(fù)雜可編程邏輯器件；
B.FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。
最新試題
同步D觸發(fā)器的程序如下，補全程序。
利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。
使用Verilog語言設(shè)計一個脈沖發(fā)生器。
設(shè)計一個3‐8譯碼器。
請根據(jù)所學知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。
四位全加器程序如下，補全程序。
利用verilog語言設(shè)計一個1/2分頻器。
編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。
用Veriog描述帶清零端的4位寄存器。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。