請根據(jù)所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

設計一個4位計數(shù)器。

如下圖，并根據(jù)時間狀態(tài)圖把程序補充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

四位全加器程序如下，補全程序。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。

使用verilog設計一個七段數(shù)碼管譯碼器。

設計一個異步清零D觸發(fā)器。

半加器的程序如下，補全程序。

利用賦值語句設計組合邏輯的3‐8譯碼器設計程序如下，補全程序。