用Veriog描述帶清零端的4位寄存器。

請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

設(shè)計(jì)一個(gè)觸發(fā)器。

設(shè)計(jì)一個(gè)D觸發(fā)器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個(gè)四位全加器。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

利用verilog語言設(shè)計(jì)一個(gè)1/2分頻器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。