半加器的程序如下，補(bǔ)全程序。

使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個(gè)D觸發(fā)器。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。

設(shè)計(jì)一個(gè)觸發(fā)器。

設(shè)計(jì)一個(gè)8‐3編碼器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

用Veriog描述帶清零端的4位寄存器。