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填空題
用assign描述的語句我們一般稱之為()邏輯,并且它們是屬于并行語句,即于語句的書寫次序無關(guān)。而用always描述的語句我們一般稱之為組合邏輯或()邏輯,并且它們是屬于串行語句,即于語句的書寫有關(guān)。
答案:
組合;時序
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Verilog的基本設(shè)計單元是模塊。它是由兩部分組成,一部分描述();另一部分描述邏輯功能,即定義輸入是如何影響輸出的。
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問答題
【簡答題】設(shè)計一個帶有異步復(fù)位控制端和時鐘使能控制端的10進制計數(shù)器。
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