利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線(xiàn)信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

設(shè)計(jì)一個(gè)D觸發(fā)器。

半加器的程序如下，補(bǔ)全程序。