設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

用Veriog描述帶清零端的4位寄存器。

四位全加器程序如下，補(bǔ)全程序。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號(hào)bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

編寫一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

使用case語句實(shí)現(xiàn)四選一多路選擇器。

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。