使用case語句實現(xiàn)四選一多路選擇器。

設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

補充完整下面D觸發(fā)器的程序代碼。

請根據所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。

四位全加器程序如下，補全程序。

設計一個四位全加器。

利用Verilog語言設計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。

設計一個帶復位端且對輸入時鐘clk進行二分頻模塊，設計要求：復位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。