設(shè)計一個D觸發(fā)器。

設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

設(shè)計一個8位計數(shù)器。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

請根據(jù)所學(xué)知識，用verilog-HDL硬件描述語言設(shè)計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進(jìn)制代碼。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設(shè)計一個8‐3編碼器。