8-3編碼器的真值表如下表所示，完成整個程序的編寫。

設(shè)計(jì)一個4位計(jì)數(shù)器。

設(shè)計(jì)一個同步清零D觸發(fā)器。

設(shè)計(jì)一個8‐3編碼器。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。

設(shè)計(jì)一個有清零、使能、裝載功能的四位十進(jìn)制減1計(jì)數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

用Veriog描述帶清零端的4位寄存器。

使用verilog設(shè)計(jì)一個七段數(shù)碼管譯碼器。

設(shè)計(jì)一個D觸發(fā)器。