設(shè)計一個8位計數(shù)器。

使用case語句實現(xiàn)四選一多路選擇器。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

利用verilog語言設(shè)計一個1/2分頻器。

設(shè)計一個順序脈沖。

利用Verilog代碼設(shè)計4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計一個3‐8譯碼器。