設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。

編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

用Veriog描述帶清零端的4位寄存器。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。

設(shè)計一個有清零、使能、裝載功能的四位十進(jìn)制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補(bǔ)全程序。

使用verilog設(shè)計一個七段數(shù)碼管譯碼器。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

設(shè)計一個D觸發(fā)器。