單項選擇題
下列代碼描述中，不能產(chǎn)生時序邏輯的（）
A.A
B.B
C.C
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1.單項選擇題
下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）
A.A
B.B
C.C
D.D
2.單項選擇題下列數(shù)組描述中不正確的代碼是（）。
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
3.單項選擇題inout端口可以定義成下列哪種數(shù)據(jù)類型（）。
A.reg類型
B.net類型
C.reg或net類型
D.整數(shù)類型
最新試題
使用case語句實現(xiàn)四選一多路選擇器。
題型：問答題
編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。
題型：問答題
設(shè)計一個四位全加器。
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用Veriog描述帶清零端的4位寄存器。
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下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。
題型：問答題
設(shè)計一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。
題型：問答題
四位全加器程序如下，補全程序。
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利用verilog語言設(shè)計一個1/2分頻器。
題型：問答題
設(shè)計一個4位計數(shù)器。
題型：問答題
設(shè)計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。
題型：問答題