A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
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A.一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；
B.二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
C.三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；
D.所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。
A.流水線
B.樹(shù)型結(jié)構(gòu)
C.遲置信號(hào)后移
D.資源共享
下列代碼描述中，不能產(chǎn)生時(shí)序邏輯的（）
A.A
B.B
C.C
下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）
A.A
B.B
C.C
D.D
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
最新試題
設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
利用賦值語(yǔ)句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。
使用Verilog語(yǔ)言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
設(shè)計(jì)一個(gè)順序脈沖。
設(shè)計(jì)一個(gè)3‐8譯碼器。