A.在過程賦值語句中表達式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會產(chǎn)生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感
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A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever
A.一段式寄存器輸出，易產(chǎn)生毛刺，不利于時序約束；
B.二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時序約束；
C.三段式寄存器輸出，不產(chǎn)生毛刺，有利于時序約束；
D.所有描述風格都是寄存器輸出，易產(chǎn)生毛刺，有利于時序約束。
A.流水線
B.樹型結構
C.遲置信號后移
D.資源共享
下列代碼描述中，不能產(chǎn)生時序邏輯的（）
A.A
B.B
C.C
下列描述中采用時鐘正沿觸發(fā)且reset異步下降沿復位的代碼描述是（）
A.A
B.B
C.C
D.D
最新試題
設計一個順序脈沖。
補充完整下面D觸發(fā)器的程序代碼。
設計一個有清零、使能、裝載功能的四位十進制減1計數(shù)器。清零低有效，使能、裝載高有效。功能優(yōu)先級為清零>裝載>使能。
設計一個四位全加器。
利用verilog語言設計一個1/2分頻器。
同步D觸發(fā)器的程序如下，補全程序。
設計一個8位計數(shù)器。
下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。
設計一個帶使能的3-8譯碼器，使能信號en為高電平時真值表如下。
編寫一個4位的全加器。（輸入兩個加數(shù)a、b；和sum；進位輸入cin；進位輸出cout）。