單項選擇題Verilog語言與C語言的區(qū)別，不正確的描述是（）

A.Verilog語言可實現(xiàn)并行計算，C語言只是串行計算；
B.Verilog語言可以描述電路結構，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進行仿真和測試。


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1.單項選擇題關于函數(shù)的描述下列說法不正確的是（）

A.函數(shù)定義中不能包含任何時序控制語句；
B.函數(shù)至少有一個輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調用任務，但任務可以調用函數(shù)。

2.單項選擇題關于過程塊以及過程賦值描述中，下列正確的是（）

A.在過程賦值語句中表達式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會產生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感

3.單項選擇題下列描述代碼可綜合的是（）

A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever

4.單項選擇題狀態(tài)機的編碼風格包括一段式、兩段式和三段式，下列描述正確的是（）

A.一段式寄存器輸出，易產生毛刺，不利于時序約束；
B.二段式組合邏輯輸出，不產生毛刺，有利于時序約束；
C.三段式寄存器輸出，不產生毛刺，有利于時序約束；
D.所有描述風格都是寄存器輸出，易產生毛刺，有利于時序約束。