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A.Verilog語言可實(shí)現(xiàn)并行計算，C語言只是串行計算；
B.Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進(jìn)行仿真和測試。

A.函數(shù)定義中不能包含任何時序控制語句；
B.函數(shù)至少有一個輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。