問答題

試使用 Verilog HDL 設(shè)計一個 10 進制計數(shù)器，規(guī)定模塊定義為 modulecount10(out,clr,clk),其中 clk 為時鐘輸入，clr 為同步清零輸入，低電平有效，out 為計數(shù)器輸出。
（1） 寫出 10 進制計數(shù)器 Verilog HDL 設(shè)計程序并注釋；
（2） 寫出 10 進制計數(shù)器 Verilog HDL 測試文件并注釋；


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2.單項選擇題Verilog語言與C語言的區(qū)別，不正確的描述是（）

A.Verilog語言可實現(xiàn)并行計算，C語言只是串行計算；
B.Verilog語言可以描述電路結(jié)構(gòu)，C語言僅僅描述算法；
C.Verilog語言源于C語言，包括它的邏輯和延遲；
D.Verilog語言可以編寫測試向量進行仿真和測試。

3.單項選擇題關(guān)于函數(shù)的描述下列說法不正確的是（）

A.函數(shù)定義中不能包含任何時序控制語句；
B.函數(shù)至少有一個輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。

4.單項選擇題關(guān)于過程塊以及過程賦值描述中，下列正確的是（）

A.在過程賦值語句中表達式左邊的信號一定是寄存器類型
B.過程塊中的語句一定是可綜合的
C.在過程塊中，使用過程賦值語句給wire賦值不會產(chǎn)生錯誤
D.過程塊中時序控制的種類有簡單延遲、邊沿敏感和電平敏感

5.單項選擇題下列描述代碼可綜合的是（）

A.fork…join
B.assign/deassign
C.if…else和case
D.repeat和forever