填空題有限狀態(tài)機(jī)分為（）和Mealy兩種類型。

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3.單項(xiàng)選擇題Verilog語(yǔ)言與C語(yǔ)言的區(qū)別，不正確的描述是（）

A.Verilog語(yǔ)言可實(shí)現(xiàn)并行計(jì)算，C語(yǔ)言只是串行計(jì)算；
B.Verilog語(yǔ)言可以描述電路結(jié)構(gòu)，C語(yǔ)言僅僅描述算法；
C.Verilog語(yǔ)言源于C語(yǔ)言，包括它的邏輯和延遲；
D.Verilog語(yǔ)言可以編寫(xiě)測(cè)試向量進(jìn)行仿真和測(cè)試。

4.單項(xiàng)選擇題關(guān)于函數(shù)的描述下列說(shuō)法不正確的是（）

A.函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句；
B.函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；
C.函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為reg類型；
D.函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。

5.單項(xiàng)選擇題關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是（）

A.在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類型
B.過(guò)程塊中的語(yǔ)句一定是可綜合的
C.在過(guò)程塊中，使用過(guò)程賦值語(yǔ)句給wire賦值不會(huì)產(chǎn)生錯(cuò)誤
D.過(guò)程塊中時(shí)序控制的種類有簡(jiǎn)單延遲、邊沿敏感和電平敏感

最新試題

使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。

題型：?jiǎn)柎痤}

設(shè)計(jì)一個(gè)8‐3編碼器。

題型：?jiǎn)柎痤}

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

題型：?jiǎn)柎痤}

數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過(guò)程中，能夠根據(jù)需要將其中任意一路選出來(lái)的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫(xiě)Verilog代碼。

題型：?jiǎn)柎痤}

設(shè)計(jì)一個(gè)3‐8譯碼器。

題型：?jiǎn)柎痤}

編寫(xiě)一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。

題型：?jiǎn)柎痤}

請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。

題型：?jiǎn)柎痤}

設(shè)計(jì)一個(gè)異步清零D觸發(fā)器。

題型：?jiǎn)柎痤}

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

題型：?jiǎn)柎痤}

利用verilog語(yǔ)言設(shè)計(jì)一個(gè)1/2分頻器。

題型：?jiǎn)柎痤}