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試使用 Verilog HDL 設(shè)計(jì)一個(gè) 10 進(jìn)制計(jì)數(shù)器，規(guī)定模塊定義為 modulecount10(out,clr,clk),其中 clk 為時(shí)鐘輸入，clr 為同步清零輸入，低電平有效，out 為計(jì)數(shù)器輸出。
（1） 寫(xiě)出 10 進(jìn)制計(jì)數(shù)器 Verilog HDL 設(shè)計(jì)程序并注釋；
（2） 寫(xiě)出 10 進(jìn)制計(jì)數(shù)器 Verilog HDL 測(cè)試文件并注釋；