設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。

四位全加器程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)四位全加器。

設(shè)計(jì)一個(gè)觸發(fā)器。

8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

設(shè)計(jì)一個(gè)同步清零D觸發(fā)器。

利用Verilog語言設(shè)計(jì)一位半加法器。輸入信號(hào)：被加數(shù)a；加數(shù)b；輸出信號(hào)：和數(shù)sum；進(jìn)位count。