設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號：和數(shù)s[3：0]；進(jìn)位co。

半加器的程序如下，補(bǔ)全程序。

設(shè)計(jì)一個四位全加器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

設(shè)計(jì)一個同步清零D觸發(fā)器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。

利用賦值語句設(shè)計(jì)組合邏輯的3‐8譯碼器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個順序脈沖。