設計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

請根據所學知識，用verilog-HDL硬件描述語言設計一個8-3線編碼器，真值表如下圖。其中：輸入8個互斥的信號，輸出3位二進制代碼。

觸發(fā)器設計程序如下，補全程序。

利用Verilog語言設計一位半加法器。輸入信號：被加數a；加數b；輸出信號：和數sum；進位count。

利用verilog語言設計一個1/2分頻器。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補充完整。

編寫一個帶預置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

設計一個同步清零D觸發(fā)器。

半加器的程序如下，補全程序。

8-3編碼器的真值表如下表所示，完成整個程序的編寫。