假設(shè)數(shù)據(jù)通路中各主要功能單元的操作時(shí)間為：存儲(chǔ)單元：200ps；ALU和加法器：100ps；寄存器堆讀口或?qū)懣冢?0ps。程序中指令的組成比例為：取數(shù)25%、存數(shù)10%、ALU52%、分支11%、跳轉(zhuǎn)2%。假設(shè)時(shí)鐘周期取存儲(chǔ)器存取時(shí)間的一半，MUX、控制單元、PC、擴(kuò)展器和傳輸線路等的延遲都忽略不計(jì)，則下面的實(shí)現(xiàn)方式中，哪個(gè)更快？快多少？
（1）單周期方式：每條指令在一個(gè)固定長度的時(shí)鐘周期內(nèi)完成；
（2）多周期方式：每類指令時(shí)鐘數(shù)：取數(shù)-7，存數(shù)-6，ALU-5，分支-4，跳轉(zhuǎn)-4；
（3）流水線方式：取指1、取指2、取數(shù)/譯碼、執(zhí)行、存取1、存取2、寫回7段流水線；沒有結(jié)構(gòu)冒險(xiǎn)；數(shù)據(jù)冒險(xiǎn)采用“轉(zhuǎn)發(fā)”技術(shù)處理；load指令與后續(xù)各指令之間存在依賴關(guān)系的概率分別1/2、1/4、1/8、…；分支延遲損失時(shí)間片為2，預(yù)測(cè)準(zhǔn)確率為75%；不考慮異常、中斷和訪問失效引起的流水線冒險(xiǎn)。
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若在程序執(zhí)行過程中，每從主存裝入一塊到Cache，平均要對(duì)這個(gè)塊訪問16次，計(jì)算在這種情況下的Cache命中率。
有一個(gè)16KB4路組相聯(lián)Cache的32位微處理器，假定該Cache的塊為4個(gè)32位的字。主存地址為ABCDE8F8的單元在Cache中的什么位置。
設(shè)計(jì)8位字長的寄存器—寄存器型指令3條，16位字長的寄存器一存儲(chǔ)器型變址尋址方式指令4條，變址范圍不小于正、負(fù)127。請(qǐng)?jiān)O(shè)計(jì)指令格式，并給出指令各字段的長度和操作碼的編碼。
指出主存與Cache之間各個(gè)塊的映象關(guān)系。
如果N=100，采用指令取消技術(shù)后，在程序執(zhí)行過程中，能夠節(jié)省多少個(gè)指令周期？
若對(duì)數(shù)字0～9和空格采用二進(jìn)制編碼，試設(shè)計(jì)編碼平均長度最短的編碼。
按最優(yōu)調(diào)度策略連續(xù)輸入8個(gè)任務(wù)時(shí)，流水線的實(shí)際吞吐率是多少？
設(shè)16個(gè)處理器編號(hào)分別為0，1，…，15，要用單級(jí)互連網(wǎng)絡(luò)，當(dāng)互連函數(shù)分別為：（1）Cube3（Cube1）（5）Butterfly（Butterfly）（8）σ-1（9）β（1）（13）ρ（2）時(shí)，第13號(hào)處理器分別與哪一個(gè)處理器相連？
求出流水線的最優(yōu)調(diào)度策略及最小平均延遲時(shí)間和流水線的最大吞吐率。
要求操作碼的平均長度最短，請(qǐng)?jiān)O(shè)計(jì)操作碼的編碼，并計(jì)算操作碼編碼的平均長度。