A.與有用輸入端連在一起
B.懸空
C.接正電源
D.接地
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A.與非門
B.或非門
C.OC門
D.三態(tài)門
A.或非
B.OC
C.三態(tài)
D.與或非
A.TTL
B.CMOS
B.NMOS
D.PMOS
A.輸出電壓與輸入電壓之間的關(guān)系數(shù)
B.輸iU電壓與輸入電流之間的關(guān)系數(shù)
C.輸出端能帶同類門的今個數(shù)
D.輸入端數(shù)
A.互為反函數(shù)
B.互為對偶式
B.相等
D.答案都不正確
A.倒相
B.邏輯乘
C.提高帶負載能力
D.提高抗干擾能力
A.原子和中子
B.電子和空穴
C.電子和質(zhì)子
D.電子和離子
A.發(fā)射結(jié)正偏置,集電結(jié)反偏置
B.發(fā)射結(jié)正偏置,集電結(jié)正偏置
C.發(fā)射結(jié)反偏置,集電結(jié)正偏置
D.發(fā)射結(jié)反偏置,集電結(jié)反偏置
A.VD>0.5V,VD<0.7V
B.VD>0.7V,VD<0.5V
C.VD>0.7V,VD<0.7V
D.VD>0.5V,VD<0.5V
A.互非
B.對偶
C.相等
D.無任何關(guān)系
最新試題
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù),需要增加若干個()。
7系列EPROM存儲的數(shù)據(jù)是()可擦除的。
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
以下哪個編碼不能是二-十進制譯碼器的輸入編碼()
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
用1M×4的DRAM芯片通過()擴展可以獲得4M×8的存儲器。
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了()對轉(zhuǎn)換精度的影響。