A.最小
B.最大
C.居中
D.偏大
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A.10
B.20
C.25
D.50
A.8
B.7
C.6
D.4
最新試題
以下哪個(gè)編碼不能是二-十進(jìn)制譯碼器的輸入編碼()
10-4線優(yōu)先編碼器允許同時(shí)輸入()路編碼信號(hào)。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),需要增加若干個(gè)()。
判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
()在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用,其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。
一個(gè)16選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有()個(gè)。
基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài),所以它不能被稱為()觸發(fā)器。
具有“有1出0、全0出1”功能的邏輯門是()
一個(gè)兩輸入端的門電路,當(dāng)輸入為10時(shí),輸出不是1的門電路為()