A.任意兩個(gè)最小項(xiàng)mi和mj（i≠j），其邏輯與為1。
B.n個(gè)變量的全部最小項(xiàng)之邏輯或?yàn)?。
C.某一個(gè)最小項(xiàng)不是包含在函數(shù)F中，就是包含在函數(shù)
D.具有相鄰性的兩個(gè)最小項(xiàng)之和可以合并成一項(xiàng)，并消去一對(duì)因子。
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A.0⊙0＝1
B.1⊙1＝0
C.0⊙1＝1
D.1⊙0＝0
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C.0⊙1＝1
D.0⊙0＝1
A.0＋0＝0
B.0＋1＝1
C.1＋0＝0
D.1＋1＝0
A.0·0＝0
B.0·1＝0
C.1·0＝0
D.1·1＝1
A.0
B.1
C.2
D.3
A.8421BCD碼
B.2421BCD碼
C.格雷碼
D.5121BCD碼
A.8421碼
B.有權(quán)碼
C.無(wú)權(quán)碼
D.5121碼
A.定點(diǎn)表示法
B.浮點(diǎn)表示法
C.源碼表示法
D.反碼表示法
A.編碼
B.原碼
C.反碼
D.補(bǔ)碼
A.0
B.10
C.E
D.G
最新試題
如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
DRAM4164有2根片選線（RAS和CAS）、8根地址線和1根數(shù)據(jù)線。請(qǐng)判斷它的存儲(chǔ)容量為多少？
以下代碼中為無(wú)權(quán)碼的為（）。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
一個(gè)兩輸入端的門(mén)電路，當(dāng)輸入為10時(shí)，輸出不是1的門(mén)電路為（）
用1M×4的DRAM芯片通過(guò)（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
具有“有1出0、全0出1”功能的邏輯門(mén)是（）
小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）