A.累加器A
B.累加器A的最高位
C.累加器A的最低位
D.一個(gè)單元的地址
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A.WR高電平,RD低電平
B.WR低電平,RD高電平
C.WR低電平,RD低電平
D.WR高電平,RD高電平
A.加法指令后
B.BCD碼的加法指令后
C.減法指令后
D.BCD碼的減法指令后
A.二進(jìn)制
B.加法
C.BCD
D.十六進(jìn)制
A.(R0)=00H
B.(R0)=20H
C.(R0)=30H
D.(R0)=38H
A.DJNZ Rn,rel
B.CJNE Rn,#data, rel
C.DJNZ direct, rel
D.JBC bit, rel
最新試題
8086CPU內(nèi)部標(biāo)志寄存器FLAG共有6個(gè)有效的標(biāo)志位。
采用1K*1bit的芯片構(gòu)成1K*8bit的存儲(chǔ)器系統(tǒng),每個(gè)字節(jié)的各位分別存儲(chǔ)在8個(gè)芯片中,每次同時(shí)讀寫8個(gè)芯片。()
MSP430單片機(jī)可以通過方向寄存器的8個(gè)位分別定義8個(gè)引腳的輸入/輸出方向。()
容量為8K×8bit的存儲(chǔ)器芯片,該芯片的地址線有()根,數(shù)據(jù)線有()根。
假設(shè)在增計(jì)數(shù)模式下的計(jì)數(shù)時(shí)鐘為12MHz,定時(shí)1s如何實(shí)現(xiàn)()。
按照是否需要刷新操作分類,RAM可分為()和()。
8086CPU讀取外設(shè)端口數(shù)據(jù)時(shí),一次可以讀取16位二進(jìn)制數(shù)。()
SPI總線是一種()形總線結(jié)構(gòu),在SCLK時(shí)鐘信號的控制下,兩個(gè)雙向()寄存器進(jìn)行數(shù)據(jù)交換。
增計(jì)數(shù)模式的計(jì)數(shù)過程是()。
在查詢式輸出接口典型電路中,數(shù)據(jù)端口地址和狀態(tài)端口地址可以是相同地址。()