多項(xiàng)選擇題根據(jù)調(diào)用子模塊的不同抽象級(jí)別，模塊的結(jié)構(gòu)描述可以分為（）
A.模塊級(jí)
B.門(mén)級(jí)
C.開(kāi)關(guān)級(jí)
D.寄存器級(jí)
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1.單項(xiàng)選擇題已知“a=1b’1；b=3b’001；”那么{a，b}＝（）
A.4b’0011
B.3b’001
C.4b’1001
D.3b’101
2.單項(xiàng)選擇題元件實(shí)例語(yǔ)句“notif1#（1：3：4，2：3：4，1：2：4）U1（out，in，ctrl）；”中截至延遲的典型值為（）
A.1
B.2
C.3
D.4
3.單項(xiàng)選擇題Verilog連線類(lèi)型的驅(qū)動(dòng)強(qiáng)度說(shuō)明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）
A.supply
B.strong
C.pull
D.weak
4.單項(xiàng)選擇題下列哪些Verilog的基本門(mén)級(jí)元件是多輸出（）
A.nand
B.nor
C.and
D.not
5.單項(xiàng)選擇題在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）
A.if-else
B.case
C.casez
D.repeat
最新試題
設(shè)計(jì)一個(gè)四位全加器。
題型：?jiǎn)柎痤}
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)帶使能的3-8譯碼器，使能信號(hào)en為高電平時(shí)真值表如下。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。
題型：?jiǎn)柎痤}
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)順序脈沖。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)8‐3編碼器。
題型：?jiǎn)柎痤}