試用verilog語(yǔ)言,利用內(nèi)置基本門級(jí)元件,采用結(jié)構(gòu)描述方式生成如圖所示的電路。
試用verilog語(yǔ)言產(chǎn)生如下圖所示的測(cè)試信號(hào)
根據(jù)下面的程序,畫(huà)出產(chǎn)生的信號(hào)波形。