設(shè)計(jì)一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

半加器的程序如下，補(bǔ)全程序。

下面是一個三態(tài)門的程序，其中使能端為en，低電平時，三態(tài)門屬于高阻狀態(tài)。請把缺少的部分補(bǔ)充完整。

使用Verilog語言設(shè)計(jì)一個脈沖發(fā)生器。

設(shè)計(jì)一奇偶校驗(yàn)位生成電路，輸入八位總線信號bus，輸出及校驗(yàn)位odd，偶校驗(yàn)位even。

同步D觸發(fā)器的程序如下，補(bǔ)全程序。

如下圖，并根據(jù)時間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

設(shè)計(jì)一個3‐8譯碼器。

設(shè)計(jì)一個4位計(jì)數(shù)器。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時鐘clk上升沿有效），復(fù)位信號clr，置數(shù)信號load、輸入數(shù)據(jù)data、輸出qout。