單項選擇題
基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→綜合→_____→_____→適配→編程下載→硬件測試。正確的是（）。
①功能仿真
②時序仿真
③邏輯綜合
④配置
⑤分配管腳
A.③①
B.①⑤
C.④⑤
D.④②
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1.單項選擇題大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。
A.FPGA全稱為復(fù)雜可編程邏輯器件；
B.FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；
C.基于SRAM的FPGA器件，在每次上電后必須進行一次配置；
D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。
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利用Verilog語言設(shè)計一位半加法器。輸入信號：被加數(shù)a；加數(shù)b；輸出信號：和數(shù)sum；進位count。
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數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
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