8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。

設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。

利用Verilog代碼設(shè)計(jì)4位全加器。輸入信號(hào)：被加數(shù)a[3：0]；加數(shù)b[3：0]；低位進(jìn)位cin.輸出信號(hào)：和數(shù)s[3：0]；進(jìn)位co。

使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。

編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。

使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。

補(bǔ)充完整下面D觸發(fā)器的程序代碼。

如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。

觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。

設(shè)計(jì)一個(gè)8位計(jì)數(shù)器。