設(shè)計一個觸發(fā)器。

四位全加器程序如下，補全程序。

設(shè)計一個帶復(fù)位端且對輸入時鐘clk進(jìn)行二分頻模塊，設(shè)計要求：復(fù)位信號為同步、高電平有效，時鐘的下降沿觸發(fā)。

觸發(fā)器設(shè)計程序如下，補全程序。

同步D觸發(fā)器的程序如下，補全程序。

設(shè)計一個8位計數(shù)器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

設(shè)計一個四位全加器。

編寫一個帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號如下圖所示。

編寫一個2選1多路器。（輸入a，b；輸出out；輸出由sl電平控制0是a、1是b）。