問(wèn)答題編程實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相減的程序。
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用Veriog描述帶清零端的4位寄存器。
題型：?jiǎn)柎痤}
編寫一個(gè)4位的全加器。（輸入兩個(gè)加數(shù)a、b；和sum；進(jìn)位輸入cin；進(jìn)位輸出cout）。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：?jiǎn)柎痤}
8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。
題型：?jiǎn)柎痤}
使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)觸發(fā)器。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
下面是一個(gè)三態(tài)門的程序，其中使能端為en，低電平時(shí)，三態(tài)門屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：?jiǎn)柎痤}