設(shè)計一奇偶校驗位生成電路，輸入八位總線信號bus，輸出及校驗位odd，偶校驗位even。

使用Verilog語言設(shè)計一個脈沖發(fā)生器。

設(shè)計一個3‐8譯碼器。

設(shè)計一個同步清零D觸發(fā)器。

設(shè)計一個D觸發(fā)器。

利用verilog語言設(shè)計一個1/2分頻器。

利用賦值語句設(shè)計組合邏輯的3‐8譯碼器設(shè)計程序如下，補全程序。

設(shè)計一個4位計數(shù)器。

設(shè)計一個觸發(fā)器。

半加器的程序如下，補全程序。