單項(xiàng)選擇題在高速系統(tǒng)設(shè)計(jì)中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率（）
A.流水線
B.樹型結(jié)構(gòu)
C.遲置信號后移
D.資源共享
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1.單項(xiàng)選擇題
下列代碼描述中，不能產(chǎn)生時(shí)序邏輯的（）
A.A
B.B
C.C
2.單項(xiàng)選擇題
下列描述中采用時(shí)鐘正沿觸發(fā)且reset異步下降沿復(fù)位的代碼描述是（）
A.A
B.B
C.C
D.D
3.單項(xiàng)選擇題下列數(shù)組描述中不正確的代碼是（）。
A、integer cou [7:0] ;
B、reg bool [16:0] ;
C、integer mat [4:0][0:127] ;
D、reg [8*8:1] carray_value;
4.單項(xiàng)選擇題inout端口可以定義成下列哪種數(shù)據(jù)類型（）。
A.reg類型
B.net類型
C.reg或net類型
D.整數(shù)類型
最新試題
8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫。
題型：問答題
如下圖，并根據(jù)時(shí)間狀態(tài)圖把程序補(bǔ)充完整，clr是清零使能端，高電平有效，脈沖發(fā)生器的輸入輸出均為8位數(shù)據(jù)。
題型：問答題
同步D觸發(fā)器的程序如下，補(bǔ)全程序。
題型：問答題
數(shù)據(jù)選擇器是在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路。根據(jù)下表（8選1數(shù)據(jù)選擇器的真值表）編寫Verilog代碼。
題型：問答題
觸發(fā)器設(shè)計(jì)程序如下，補(bǔ)全程序。
題型：問答題
設(shè)計(jì)一個(gè)8‐3編碼器。
題型：問答題
使用Verilog語言設(shè)計(jì)一個(gè)脈沖發(fā)生器。
題型：問答題
設(shè)計(jì)一個(gè)順序脈沖。
題型：問答題
設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。
題型：問答題
設(shè)計(jì)一個(gè)四位全加器。
題型：問答題