某計(jì)算機(jī)有如圖所示的功能部件，其中M為主存，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R₀~R₃為通用寄存器，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自動(dòng)加1功能），C，D為暫存器，ALU為算術(shù)邏輯單元，移位器可以左移、右移、直通傳送。
（1）將功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或者雙向箭頭表示信息傳送方向。
（2）畫出“ADDR₁，R₂”指令周期流程圖。該指令的含義是將R₁中的數(shù)與R₂中的數(shù)相加，相加的結(jié)果直通傳送至R₁中。

某機(jī)器的總線結(jié)構(gòu)如圖所示。設(shè)計(jì)“ADDR（R2），R1”的指令周期流程圖。該指令的含義是進(jìn)行求和操作，R1+（R2）—>R1，一個(gè)源操作數(shù)在R1中，另一個(gè)源操作數(shù)的地址在R2中，運(yùn)算結(jié)果送到R1中。

已知某DRAM芯片的內(nèi)部結(jié)構(gòu)為128×128，存取周期為1us。試分析：
（1）若采用集中式刷新方式，刷新時(shí)間間隔為1ms，則讀寫時(shí)間和刷新時(shí)間分為多少個(gè)周期？死區(qū)占多少時(shí)間？
（2）若采用分散式刷新方式，則相鄰兩行之間的刷新間隔是多少？

設(shè)某處理器具有四段指令流水線：IF（取指令）、ID（指令譯碼及取操作數(shù)）、EXE（ALU執(zhí)行）和WB（結(jié)果寫回），每一個(gè)子過程的執(zhí)行時(shí)間為T，現(xiàn)處理器執(zhí)行如下指令序列：

（1）如果采用非流水線技術(shù)，處理器執(zhí)行這3條指令需要多長時(shí)間？
（2）能否采用流水線技術(shù)進(jìn)行改進(jìn)，以提高執(zhí)行速度？若能，請分析可能存在的問題及解決方法。若不能，請說明理由。