A.電路不是最簡(jiǎn)
B.電路有多個(gè)輸出
C.電路中存在延遲
D.電路使用不同的門電路
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A.真值表
B.狀態(tài)表
C.狀態(tài)圖
D.特性方程
A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.寄存器
A.與非門
B.或非門
C.與門
D.或門
A.與非門
B.或非門
C.與門
D.或門
A.2個(gè)
B.4個(gè)
C.8個(gè)
D.16個(gè)
A.發(fā)射結(jié)正偏置,集電結(jié)反偏置
B.發(fā)射結(jié)正偏置,集電結(jié)正偏置
C.發(fā)射結(jié)反偏置,集電結(jié)正偏置
D.發(fā)射結(jié)反偏置,集電結(jié)反偏置
A.與有用輸入端連在一起
B.懸空
C.接正電源
D.接地
A.與非門
B.或非門
C.OC門
D.三態(tài)門
A.或非
B.OC
C.三態(tài)
D.與或非
A.TTL
B.CMOS
B.NMOS
D.PMOS
最新試題
與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體?是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體?簡(jiǎn)述它們的作用。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號(hào)JK就為()。
電可擦除的PROM器件是()
TTL與非門輸出低電平的參數(shù)規(guī)范值是()
10-4線優(yōu)先編碼器允許同時(shí)輸入()路編碼信號(hào)。
27系列EPROM存儲(chǔ)的數(shù)據(jù)是()可擦除的。
以下代碼中為無權(quán)碼的為()。
一個(gè)兩輸入端的門電路,當(dāng)輸入為10時(shí),輸出不是1的門電路為()