A.輸出信號與輸入信號異步
B.各觸發(fā)器翻轉(zhuǎn)異步
C.輸入信號與時鐘脈沖異步
D.預(yù)置數(shù)控制與時鐘信號異步
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A.雙拍接收寄存器存前要清零，單拍不必
B.單拍接收寄存器存前要清零，雙拍不必
C.兩者都必須清零
D.兩者都不必清零
A.同步計(jì)數(shù)器
B.數(shù)碼寄存器
C.譯碼器
D.異步寄存器
A.多諧振蕩器
B.施密特觸發(fā)器
C.單穩(wěn)態(tài)觸發(fā)器
D.石英晶體多諧振蕩器
A.同步型
B.計(jì)數(shù)型
C.移位型
D.異步型
A.置最小數(shù)法
B.反饋復(fù)位法
C.反饋預(yù)置
D.時鐘禁止
A.模10計(jì)數(shù)器
B.計(jì)數(shù)器容量為10
C.十進(jìn)制計(jì)數(shù)器
D.十二進(jìn)制計(jì)數(shù)器
A.脈沖整形
B.定時
C.延時
D.高、低通濾波
A.非重復(fù)觸發(fā)單穩(wěn)態(tài)觸發(fā)器
B.重復(fù)觸發(fā)單穩(wěn)態(tài)觸發(fā)器
C.電平觸發(fā)單穩(wěn)態(tài)觸發(fā)器
D.沿觸發(fā)單穩(wěn)態(tài)觸發(fā)器
A.它有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個不同的狀態(tài)。
B.在外界觸發(fā)脈沖作用下，能從穩(wěn)態(tài)翻轉(zhuǎn)到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時間后，再自動返回穩(wěn)態(tài)。
C.暫穩(wěn)態(tài)維持時間的長短取決于電路本身的參數(shù)，與觸發(fā)脈沖的寬度和幅度無關(guān)。
D.暫穩(wěn)態(tài)維持時間的長短取決于觸發(fā)脈沖的寬度。
A.脈沖展寬電路
B.脈沖幅度鑒別
C.脈沖整形與變換
D.脈沖產(chǎn)生
最新試題
雙積分型數(shù)字電壓表是否需要取樣-保持電路？請說明理由。
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為（）。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
一個兩輸入端的門電路，當(dāng)輸入為10時，輸出不是1的門電路為（）
什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對轉(zhuǎn)換精度的影響。
10-4線優(yōu)先編碼器允許同時輸入（）路編碼信號。
兩個與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時，兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會（）。
一個VHDL模塊是否必須有一個實(shí)體和一個結(jié)構(gòu)體？是否可以有多個實(shí)體和結(jié)構(gòu)體？簡述它們的作用。