A.0FFFF0H
B.0FFFFH
C.0000H
D.0001H
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A.彌補(bǔ)主存的存取速度不足
B.縮短主存的讀寫周期
C.彌補(bǔ)主存容量不足的缺陷
D.減少CPU訪問內(nèi)存的次數(shù)
根據(jù)下面定義的數(shù)據(jù)段：
DSEG SEGMENT
DAT1 DB '1234'
DAT2 DW 5678H
DAT3 DD 12345678H
ADDR EQU DAT3–DAT1
DSEG ENDS
執(zhí)行指令MOV AX, ADDR后，AX寄存器中的內(nèi)容是（）
A.5678H
B.0008H
C.0006H
D.0004H
A.0，0
B.0，1
C.1，0
D.1，1
A.–36D
B.92D
C.–28D
D.5CH
A.擴(kuò)大主存容量
B.解決CPU和主存之間的速度匹配問題
C.提高存儲器的可靠性
D.以上均不對
最新試題
8086CPU讀取外設(shè)端口數(shù)據(jù)時(shí)，一次可以讀取16位二進(jìn)制數(shù)。（）
MSP430單片機(jī)的ADC12轉(zhuǎn)換結(jié)果緩沖的寄存器有（）個(gè)。
只要讀取8086CPU存儲器偶地址存儲體內(nèi)容時(shí)，BHE#=1，A0=0。（）
MSP430單片機(jī)的JTAG引腳可用于程序下載和在線調(diào)試。（）
在嵌入式應(yīng)用系統(tǒng)中，模擬I2C時(shí)序擴(kuò)展比硬件I2C通信擴(kuò)展具有更大的靈活性。
采用1K*1bit的芯片構(gòu)成1K*8bit的存儲器系統(tǒng)，每個(gè)字節(jié)的各位分別存儲在8個(gè)芯片中，每次同時(shí)讀寫8個(gè)芯片。（）
假設(shè)在增計(jì)數(shù)模式下的計(jì)數(shù)時(shí)鐘為12MHz，定時(shí)1s如何實(shí)現(xiàn)（）。
SPI總線是一種（）形總線結(jié)構(gòu)，在SCLK時(shí)鐘信號的控制下，兩個(gè)雙向（）寄存器進(jìn)行數(shù)據(jù)交換。
I2C總線的通信速率僅由主機(jī)確定。
ROL、ROR、RCL或RCR指令中的目的操作數(shù)可以是8/16位的寄存器或存儲器。（）