A．1
B．4
C．5
D．8
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A.2
B.3
C.4
D.6
A.OUT 60H，AL
B.OUT 66H，AL
C.OUT 61H，AL
D.OUT 62H，AL
A.A口只能輸入，B口只能輸出
B.C口高4位只能輸入，低4位只能輸出
C.C口高4位和低4位不能同時(shí)輸入輸出
D.A*.B*.C口既可以輸入，也可以輸出
A.4個(gè)端口地址
B.2個(gè)端口地址
C.4個(gè)連續(xù)的偶地址
D.4個(gè)連續(xù)的奇地址
A.2
B.3
C.4
D.6
最新試題
在一個(gè)較短的時(shí)間間隔內(nèi)，CPU訪問存儲(chǔ)器時(shí)，無論是存取指令還是存取數(shù)據(jù)，所訪問的存儲(chǔ)單元都趨于聚集在一個(gè)較小的連續(xù)區(qū)域中，而對此范圍以外的地址訪問甚少的現(xiàn)象就稱為程序訪問的（）性。
只要讀取8086CPU存儲(chǔ)器偶地址存儲(chǔ)體內(nèi)容時(shí)，BHE#=1，A0=0。（）
下列選項(xiàng)中不屬于使用中斷的優(yōu)勢的選項(xiàng)是（）。
某存儲(chǔ)器系統(tǒng)要求采用3：8譯碼器對A19~A15進(jìn)行全譯碼，需要（）片。
在I2C總線中，應(yīng)答信號(hào)始終由從機(jī)發(fā)出。
通過條件轉(zhuǎn)移指令JXX可以實(shí)現(xiàn)分支結(jié)構(gòu)程序的編寫。（）
SPI總線是一種（）形總線結(jié)構(gòu)，在SCLK時(shí)鐘信號(hào)的控制下，兩個(gè)雙向（）寄存器進(jìn)行數(shù)據(jù)交換。
按照是否需要刷新操作分類，RAM可分為（）和（）。
SPI總線的4個(gè)信號(hào)是（）、（）、（）和/CS或/SS。
假設(shè)在增計(jì)數(shù)模式下的計(jì)數(shù)時(shí)鐘為12MHz，定時(shí)1s如何實(shí)現(xiàn)（）。