單項(xiàng)選擇題在VHDL語(yǔ)言中，變量的賦值符是（）。

A.=
B.：=
C.＜=
D.==


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2.單項(xiàng)選擇題在VHDL語(yǔ)言中，不同類(lèi)型的數(shù)據(jù)是（）的。

A.可以進(jìn)行運(yùn)算和直接代入
B.不能進(jìn)行運(yùn)算和直接代入
C.不能進(jìn)行運(yùn)算但可以直接代入
D.可以進(jìn)行運(yùn)算但不能直接代入

4.單項(xiàng)選擇題結(jié)構(gòu)體中的變量應(yīng)在VHDL程序中（）部分給予說(shuō)明。

A.結(jié)構(gòu)體對(duì)應(yīng)的實(shí)體的端口表中
B.結(jié)構(gòu)體中關(guān)鍵詞BEGIN前
C.結(jié)構(gòu)體中關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

5.多項(xiàng)選擇題在VHDL程序中，以下4個(gè)部分，（）可以有順序執(zhí)行語(yǔ)句。

A.結(jié)構(gòu)體（ARCHITECTURE）
B.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN前
C.進(jìn)程（PROCESS）中的關(guān)鍵詞BEGIN后
D.程序包（PACKAGE）

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用1M×4的DRAM芯片通過(guò)（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

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具有“有1出0、全0出1”功能的邏輯門(mén)是（）

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與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

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一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

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