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設(shè)計(jì)一個(gè)帶復(fù)位端且對(duì)輸入時(shí)鐘clk進(jìn)行二分頻模塊，設(shè)計(jì)要求：復(fù)位信號(hào)為同步、高電平有效，時(shí)鐘的下降沿觸發(fā)。
題型：?jiǎn)柎痤}
編寫(xiě)一個(gè)帶預(yù)置位，清零輸入，上跳沿觸發(fā)的邊沿觸發(fā)器的Verilog 代碼。其邏輯功能表以及電路符號(hào)如下圖所示。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)D觸發(fā)器。
題型：?jiǎn)柎痤}
使用case語(yǔ)句實(shí)現(xiàn)四選一多路選擇器。
題型：?jiǎn)柎痤}
下面是一個(gè)三態(tài)門(mén)的程序，其中使能端為en，低電平時(shí)，三態(tài)門(mén)屬于高阻狀態(tài)。請(qǐng)把缺少的部分補(bǔ)充完整。
題型：?jiǎn)柎痤}
設(shè)計(jì)一帶異步復(fù)位端、異步置數(shù)段（低電平有效）的四位加法計(jì)數(shù)器，時(shí)鐘clk上升沿有效），復(fù)位信號(hào)clr，置數(shù)信號(hào)load、輸入數(shù)據(jù)data、輸出qout。
題型：?jiǎn)柎痤}
設(shè)計(jì)一個(gè)順序脈沖。
題型：?jiǎn)柎痤}
使用verilog設(shè)計(jì)一個(gè)七段數(shù)碼管譯碼器。
題型：?jiǎn)柎痤}
請(qǐng)根據(jù)所學(xué)知識(shí)，用verilog-HDL硬件描述語(yǔ)言設(shè)計(jì)一個(gè)8-3線(xiàn)編碼器，真值表如下圖。其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼。
題型：?jiǎn)柎痤}
8-3編碼器的真值表如下表所示，完成整個(gè)程序的編寫(xiě)。
題型：?jiǎn)柎痤}